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串行加法器全加器真值表补码加法运算串行全加器图表达式 并行加法器表达式并行加法器并行加法器逻辑电路图CLA加法器

串行加法器

FA指的是加法器

全加器真值表

S_i = A_I ⊕ B_i (⊕ 代表异或运算) C_i+1 = A_IB_I + B_IC_! + C_IA_I = A_IB_i + (A_I ⊕ B_I) (A_IB_I 代表与运算)

补码加法运算

对照上面的表

串行全加器图

引入问题：当加法运算个数太多时，下一位的全加器必须等待上一位的全加器的进位信息C，才能进行接下来的运算，这种串行加法器的设计会影响计算速度

逻辑电路图：

表达式

C_i = A_iB_i + (A ⊕ B)C_I-1 F_i = A_i ⊕ B_I ⊕ C_I (F_i代表 i 位的和)

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并行加法器

表达式

C_i = A_iB_i + (A ⊕ B)C_I-1 F_i = A_i ⊕ B_I ⊕ C_I (F_i代表 i 位的和) 转换: G_I = A_iB_I (G 是进位发生输出) P_I = A_I ⊕ B_I (P 是进位传送输出) C_I = A_IB_i + (A_IB_i)C_i-1 = G_i + P_iC_i-1 (G_i + P_iC_i-1进行或运算)

逻辑电路图和逻辑运算一一对应

并行加法器

并行加法器逻辑电路图

引入问题：从图中我们可以看出各个加法器的进位信号同时形成，同时形成，弥补了串行加法器等待进位信号的缺点，但是会形成一个问题当C_i的 i值足够大时，逻辑表达式就会越来越复杂，从而造成逻辑电路越复杂

CLA加法器

为了解决上面的问题，我们引入了CLA加法器

它是由4个FA和一些新的线路、运算逻辑组成

引入问题：组内加法器并行，进位是同时进行的，但是组间的进位信息还是串行的

转换：

P* = P₄P₃P₂P₁ (P* 是成组进位发生输出) G* = G₄ + P₄G₃ + P₄P₃G₂ + P₄P₃P₂G₁ (P* 是成组进位传送输出)

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