首先要对全局时钟、外部器件输入时钟（AD）进行约束，其次就是PLL产生的时钟也需要进行约束AD 这块input delay也得约束如果时序不收敛则需要检查代码规范时序电路不允许使用阻塞赋值高扇出信号使用多个寄存器进行代替，减少net delay尽量减少嵌套if else语句，会增加延迟减少组合逻辑使用有些不需要高时钟的模块可以用低时钟去替代如果ram资源占用太多可以用分布式的ram去替代下尽量使用硬核，逻辑生成的布线可能会比较乱最不济的方法就是打拍，但是会增加latency
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