2020.10.8 周四 1、在做LVS时，出现中断错误 解决方法： 首先检查各个元器件和端口terminal是否都对应好了，如果这个没问题，再看文件的对应关系。重新建立新的schematic和layout文件，对应好其中的元器件，同时两个文件的名字也要对应好“schematic”和“layout”，其他名字的话软件找不到如何对应。
2、layout和schematic进行元件对应的时候，terminal只有schematic中的，layout中没有显示terminal，如何在layout中添加terminal？ 解决方法： 在layout中添加pin，不仅添加name label，还有添加pin引脚 ① 在layout窗口，点击"create"->“Pin”，输入pin name，在对应位置画个矩形框作为pin引脚 ②Q一下刚画好的pin引脚，修改它的matel属性（注意：pin类型） ③“L”增加它的pin name label
2020.10.12 周一 看到一个关于LVS验证的常见错误集 https://wenku.baidu.com/view/25833421af45b307e87197ee.html
3、从schematic导入到layout的元件，竟然在跑LVS验证的时候，报L不对应的问题 我查看了此时的schematic和layout该元件的参数，如下
也没差什么呀，又重新导入一遍，还是如此，那既然报错说layout的L小了，我就把layout里面该元件的Segment length(M)从原来的11.88u改成了schematic里面更为精确的11.885u，结果LVS就通过了。惊了，还有这样的操作~
4、今天又遇到了第一个问题（1）
在做LVS测试的时候，schematic和layout对应不了，使用（1）检查了元件和端口的对应并重新建立了新的cell（schematic和layout的），依旧没有解决。 我回想，刚刚改动了什么，改变了子子元件（下2层元件）的schematic，然后我从在子元件（下1层）和本层的schematic中重新“i”了改动过的symbol，然后“ctrl+x”保存，重新载入对应的layout，连接好。
2020.11.18 周三 5、layout里面加上了IO口，一直通过不了LVS验证，报下面的错误： 解决方法： 因为IO的地和我设计部分的地是两个地，所以在layout中，要用psub2层将我设计的部分框起来，以作隔离
2020.12.1 周二 6、画版图的几点经验： ①、小视野时，使用复制“C”、移动“M”和鼠标拖动的时候一定要谨慎，可能不小心把大块版图复制或是平移导致大量DRC错误。 ②、当只显示某层或是某几层的时候，也要谨慎使用框选后复制“C”、删除等功能，可能会不小心顺带着把其他看不见层中的东西一块平移掉或是删掉，造成错误。 ③、 7、跑LVS顺带跑ERC，报了如下warning： 网上搜到了几个有用的回答： http://bbs.eetop.cn/thread-616968-1-1.html http://bbs.eetop.cn/thread-334166-1-1.html http://www.edatop.com/mwrf/270693.html 也就是说LVS识别文件中没有相关电源和地的命名，我查了下我们工艺下的LVS识别命名如下 2020.12.1 周二 8、画版图时候的小经验： ① 不能单独进入低层修改版图，最好从顶层“x”一层一层下去进行修改，这样可以避免与上层短路 ② 两个人如果和连一个版图，一定要及时沟通最新cell，最好不要移动版图的原点位置，这样会带来不必要的麻烦。最好是把编辑权都能交给一个人。
9、流片是几个设计拼成一个面积，所以在最顶层流片时候DRC中的密度DN问题是需要解决的，有些使用的元件为了自身保护会自己带DMEXCL层，目的是在自动生成dummy时候，该层圈起来的地方不会填入dummy会避开，这时候为了能通过密度检测，需要我们手动画入对应金属层的dummy小方块。 以M9密度达不到为例，先打开DNW层，把现实密度问题的DNW框里面铺满3u*3u的方形M9（dm）层，M9（dm）相互之间、M9（dm）与M9（drw）之间间距需要大于3um。 经验：如果使用复制、拖动或是删除操作要特别小心，因为如果框选可能会框上其他的零散结构，我的经验就是一个个点击选择M9（dm）小方框进行复制、删除、移动操作。需要耐心和细致～
