FPGA常见报错情况
1、Error (12061): Can’t synthesize current design – Top partition does not contain any logic
需要将文件加入到仿真文件中，不然没有下一步的操作
2、Warning (10230): Verilog HDL assignment warning at music_test.v(29): truncated value with size 32 to match size of target (1) 这种是说没有匹配对应的管脚或者说是数据，一般来说是我们在赋值或者比较的时候，没有加上对应的 1‘d 32’d 这种类似的描述文件
3、Critical Warning (332012): Synopsys Design Constraints File file not found: ‘music_test.sdc’. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Critical Warning (332148): Timing requirements not met
Info (11105): For recommendations on closing timing, run Report Timing Closure Recommendations in the TimeQuest Timing Analyzer.这两个警告不影响正常的使用，具体的是在编译的时候没有设置时钟周期或者说是晶振，不影响整体的工作
保证在编译最后出现如下几种情况（5 个 Critical warning 和 2个 Show Warning messages） 即认为我们编写的fpga程序是没有问题的
5 个 Critical warning 2个 Show Warning messages 3、the desgn unit was not found, errorloading design 的报错 出错问题： 1、检测模块名称 和调用的模块名是否正确，一般是（大小写、数字 0 和 字母 o 容易混淆） 2、检测在添加到 仿真文件中是否又问题 ①添加另外一个仿真文件时，最后在仿真文件中只有一个，如下图操作： 1、 2、 3、 4、
4 源代码【编译没有】问题，但是仿真时会出现问题 解决方法：